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Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

 v17.40 破解版(附安装教程)
  • 软件大小:8.18 GB
  • 更新日期:2020-01-30 11:14
  • 软件语言:简体中文
  • 软件类别:3D/CAD软件
  • 软件授权:免费版
  • 软件官网:
  • 适用平台:WinXP, Win7, Win8, Win10, WinAll
  • 软件厂商:

10.0
软件评分

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为您推荐:3D/CAD软件

  Cadence SPB Allegro and OrCAD 2019是一款集成了多个模块的PCB设计工具,该程序内置了四个大型模块,可以为用户提供任何关于PCB设计方面的帮助;该程序是唯一一款提供从芯片设计到芯片封装到电路板和系统的整个电子设计链所需的专业知识和工具,它可以使用户对电子系统和半导体设计能够创建创新产品,从而改变人们的生活,工作和娱乐方式;设计人员可以使用该程序设计用于移动,消费,云数据中心,汽车,航空航天,物联网,工业和其他市场等领域的产品;该程序提供了设计师使用业界领先的EDA(电子设计自动化)工具来开发定制,模拟,RF和混合信号芯片设计,提供创新的下一代EDA工具可提高生产率并加快芯片数字部分的设计,包括预先设计和可配置模块的IP产品组合,这些模块可快速集成到新芯片设计中,支持自动化包装工具可管理复杂性和性能要求,提供领先的PCB布局和布线技术,可帮助设计人员进行从简单的电气分析到多板信号仿真的所有工作;它是一套全面的验证工具和硬件,用于验证芯片,封装,电路板和系统设计,需要的用户可以下载体验

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

软件功能

  Allegro PCB Designer

  1、支持两种原理图设计环境:业界公认最好用的Capture原理图 及超强编辑能力的Design Authoring 原理图。

  2、兼容简单及复杂的各类PCB布局布线编辑环境

  3、原理图及PCB统一的约束管理方案,实时、提醒式显示长度和时序余量

  4、实时的基于形状的推挤布线、任意角度的紧贴布线使得布线空间得以完美利用

  5、动态覆铜可智能避让不同net的via、走线及覆铜

  6、布局复制技术使用户能够在设计中快速完成多个相似的电路的布局布线

  7、3D View 及干涉检查,支持平移、缩放和旋转显示,支持复杂孔结构或电路板绝缘层部分的显示

  8、翻转电路板功能使得装配/测试工程师有一个真正的底侧视图

  9、制造和机械CAD的接口,丰富的Skill 二次开发接口函

  Allegro design authoring提供了企业级原理图设计方案,让硬件工程师可以快速高效的创建复杂设计。

  1、完全层次化的设计方法

  2、多视点(多个窗口显示相同或者不同的电路)

  3、组件浏览和实体元件选择(具有过滤功能的物理元件列表)

  4、项目管理器(统一流程管理,工具的运行设置)

  5、层次管理器(结构管理)

  6、直接从原理图生成层次化的VHDL和VERILOG网表格式

  7、Cadence SKILL 程序语言扩展支持

  8、所有的Allegro PCB Editor产品可以交互设计与交互高亮显示

  9、优化算法保证最少的元件使用

  10、通过附加工具交互式的来保证原理图与版图的同步

  11、生成标准报告,包括自定制的料单

  12、TTL, CMOS, ECL, Memory, PLD, GaAs, Interface 和 VLSI 库

  13、ANSI/IEEE以及常用符号

  Cadence OrCAD PCB Designer

  Cadence OrCAD PCB Designer是目前行业内非常流行的EDA工具,OrCAD PCB Designer提供了一个“原理图设计—PCB设计—加工数据输出” 全流程的设计平台,其可靠性和可升级性被业内人士广泛认同。它的高性能可以使企业缩短项目设计周期,降低项目成本,加快产品上市时间,可以有效控制产品设计风险,从而提高企业在行业中的竞争力。

软件特色

  Cadence OrCAD Capture CIS

  Cadence OrCAD Capture CIS是一款多功能的PCB原理图输入工具。OrCAD Capture作为行业标准的PCB原理图输入方式,是当今世界最流行的原理图输入工具之一,具有简单直观的用户设计界面。OrCAD Capture CIS具有功能强大的元件信息系统,可以在线和集中管理元件数据库,从而大幅提升电路设计的效率。

  OrCAD Capture CIS提供了完整的、可调整的原理图设计方法,能够有效应用于PCB的设计创建、管理和重用。将原理图设计技术和PCB布局布线技术相结合,OrCAD能够帮助设计师从一开始就抓住设计意图。不管是用于设计模拟电路、复杂的PCB、FPGA和CPLD、PCB改版的原理图修改,还是用于设计层次模块,OrCAD Capture都能为设计师提供快速的设计输入工具。此外,OrCAD Capture原理图输入技术让设计师可以随时输入、修改和检验PCB设计。

  OrCAD Capture CIS与OrCAD PCB Editor的无缝数据连接,可以很容易实现物理PCB的设计;与Cadence PSpice A/D高度集成,可以实现电路的数模混合信号仿真。OrCAD Capture CIS在原理图输入基础上,加入了强大的元件信息系统,可用于创建、跟踪和认证元件,便于优选库和已有元件库的重用。这种简单的原理图输入技术让设计师能够更好的发挥他们的创造力,专注于电路设计,而不是忙碌于工具层面的操作。其优点如下:

  1、在一个会话窗中可以查看和编辑多个项目

  2、通过互联网访问最新元器件

  3、对“What-if”场景使用状态标签

  4、在设计中引入了高效率的电子表格式的属性编辑或者是在原理图编辑器中编辑属性和打印定义好的属性

  5、通过电路图内部或电路图之间的复制、粘贴,可以再利用原有的原理图设计数据

  6、从一整套功能元器件库中选择元器件

  7、用内嵌的元件编辑器更改或移动元件引脚名称和引脚编号

  8、支持设计文件被其他用户打开时,该设计文件将自动锁定

  9、放置,移动,拖动,旋转或镜像被选中的单个元件或组合元件时,电气连接是可视的

  10、通过检查设计和电气规则,确保设计的完整性及正确性

  11、可以自定义标题栏和图纸边框以满足您公司的规格要求

  12、可以直接嵌入图形对象,书签,标识,以及位图图片等

  13、通过选择公制或英制单位来确定网格间距以满足所有绘图标准

  14、支持VHDL或Verilog ?文本编辑器设计数字电路

  15、支持非线性自动缩放平移画面;具有高效率的查找/搜索功能

  16、人性化的操作视窗及对话框

破解方法

  1、用户可以点击本网站提供的下载路径下载得到对应的程序安装包

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  2、只需要使用解压功能将压缩包打开,双击主程序即可进行安装,弹出程序安装界面

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  3、首先用虚拟机或winrar解压SPB17.40.000.Full.Setup.DVD1.iso镜像文件,找到SPB17.40.000.Full.Setup.DVD1\Disk1\LM文件夹,双击Setup.exe安装Cadence License Manager;

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  4、安装的最后直接关闭退出Cadence License Server Configuration界面;

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  5、双击\Disk1\Setup.exe,安装Cadence SPB软件(默认安装)

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  6、安装过程中会提示加载DVD2,此时退出已加载的DVD1,加载SPB17.40.000_Library.Full.Setup.DVD2.iso镜像完成安装即可;

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  7、复制License.dat许可证文件 到C:\Cadence\LicenseManager;运行LicenseServerConfiguration.exe,指定License.dat路径

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  8、右键管理员身份运行lmtools.exe,切换至“Start/Stop/Reread”选项卡,先点击Stop Server停止服务,然后再点击Start Server开启服务~

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

使用说明

  Power SI封装体和PCB焊球连接后进行执行的操作实例和设置办法

  1、需要先打开需要互联的PCB文件,如下图所示,中间的芯片就像互联的PCB封装芯片。

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  2、查看下叠层,检查当前的层叠情况。

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  3、选择merge package and board的命令,导入PACKAGE的文件,这里需要把它们采用焊球的方式连接起来。

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  4、选择Board和Package上关联的元件。用BRDBGA1_CKT和封装上的PKGBAG1形成互联的关系。

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  5、设置参数,然后导入,3D的截图如下图所示。

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  6、导入的文件如下所示。

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  7、预览图如下所示。

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)
Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  8、添加端口;

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  9、可以执行S参数提取,如下图所示。

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  BGA布线中所需的PCB层数和过孔走线的关系

  BGA封装,球栅阵列封装,简称BGA(Ball Grid Array Package),是采用将圆型或者柱状焊点隐藏在封装体下面一种封装形式,90年代后随着集成技术的进步,BGA技术迅速得到发展,现在高密度、高性能、高频率的IC芯片都已经采用这类型的封装技术。因此处理BGA芯片的布局和走线已经成为工程师的必修功课,本文介绍了PCB层数和过孔之间走线布线。

  过孔走线和层数

  (1)过孔采用通孔设计中,5个BGA焊盘球需要三层进行出线,因布线不能在贯通孔下面通过,第一个和第二个焊盘球可以表层出线,第三个和第四个焊盘球要通过孔换到第二个层中出线,第五个焊盘球必须通过一个过孔换到第三层出线。

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  5个BGA焊盘球通孔设计出线

  (2)过孔采用盲孔设计中,5个BGA焊盘球需要两层进行出线,因布线能在盲孔下面通过,第一个和第二个焊盘球可以表层拉出线,第三个和第四个焊盘球要通盲孔换到第二个层中出线,第五个焊盘球必须通过一个盲孔换到第二层,从第三个和第四个焊盘球的下面进行出线。

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  5个BGA焊盘球盲孔设计出线

  实例:以1.0mmBGA间距

  以Xilinx Virtex-6 FPGA,6VLX240TFF1156的1156 Ball Flip-BGA芯片 BGA FF1156为例。

  (1)读该芯片手册获取焊盘的间距和焊盘的直径及引脚排列方式引脚的数量等信息。

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  6VLX240TFF1156平视图

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  6VLX240TFF1156侧视图

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  6VLX240TFF1156平视图

  (2)该芯片采用Flip-BGA芯片 BGA封装方式,共计有1156个焊盘球引脚,34行34列,引脚间距1.0mm,焊盘球直径最小0.51mm,标准0.6mm,最大0.7mm。PCB设计中焊盘采用MSMD的焊盘方式,标准直径0.6mm的焊盘,PCB的焊盘设计采用0.6mmX85%为0.51mm,阻焊层采用直径0.70mm。设置完成后焊接制作界面截图如下图所示。

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  BGA焊盘设计

  (3)测量BGA引脚之间的间距为39.37mil(1.0mm),两个焊盘之间平行布线区域为19.2910mil。对角线之间的距离为78.74mil,对角线之间两个焊盘内布线区域为35.598588mil。因为BGA的引脚和信号线都较多,为了能够将引脚都引出,应该采用过孔焊盘成对角线出线摆放方式进行。

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  BGA引脚水平间距是39.37mil

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  对角线之间的距离为78.74mil

  (4)计算线宽、间隙及过孔。若两个焊盘之间走一条线,两个焊盘之间平行布线区域为19.2910mil,考虑到余量计算采用17.2910mil进行。若线宽5mil,间隙6mil,那么总的布线区域为17mil((2X6)+5),17mil小于19.2910所以设置参数符合要求。对角线之间两个焊盘内布线区域为35.598588mil,考虑到余量计算采用33.598588mil进行,33.598588减去两倍间隙12mil(2*6)为21.59598588,也就是说,过孔的最大焊盘直径应该小于21.59598588mil,取个常用的参考值过孔用钻孔10mil,焊盘20mil就很合理。该处为了能让大家更明白计算关系,列图标进行说明。

  6VLX240TFF1156 布线参数设置(两个焊盘之间走一条线)

  BGA焊盘球PCB采用MSMD的焊盘平行布线区域对角线区域布线线宽布线间距过孔尺寸

  0.6mm焊盘直径0.51mm,阻焊层直径0.70mm19.2910mil35.598588mil5mil6mil20/10mil

  (5)按照计算的线宽、线距、设置约束规则。新建立线宽约束规则5mil,将新建立的线宽规则应用到6VLX240TFF1156芯片的网络中,新建立间距约束规则6mil,将新建立的线宽规则应用到6VLX240TFF1156芯片的网络中。

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  新建立线宽规则PHY_CPU

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  新建立间距约束规则SPAC_CPU

  (6)新建立20/10mil过孔,通过Fanout命令对6VLX240TFF1156芯片扇出操作,Override Line width文本框中设置扇出线宽采用5mil。

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  对6VLX240TFF1156芯片扇出

  (7)芯片扇出后,进行布线操作,芯片每个边上的最外面的两排焊盘都可以采用表面拉线的方式进行出线操作。

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  采用表面拉线的方式进行出线

  (8)芯片的第三排和第四排,通过孔换到第三层层,在内层第三中拉出走线(内层第二层通常用作参考层GND)。

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  在内层第三中拉出走线

  (9)芯片的第五排,通过孔换到第四层,在内层第四中拉出走线。

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  在内层第四中拉出走线

  (10)计算线宽、间隙及过孔。若两个焊盘之间走两条线,两个焊盘之间平行布线区域为19.2910mil,考虑到余量计算采用17.2910mil进行。若线宽3.5mil,间隙3.4mil,那么总的布线区域为17.2mil((3X3.4)+7)=17.2mil小于19.2910所以设置参数符合要求。对角线之间两个焊盘内布线区域为35.598588mil,考虑到余量计算采用33.598588mil进行,33.598588减去三倍间隙10.2mil(3*3.4)为21.39598588,也就是说,过孔的最大焊盘直径应该小于21.39598588mil,取个常用的参考值过孔用钻孔10mil,焊盘20mil就很合理。该处为了能让大家更明白计算关系,列图标进行说明。

  6VLX240TFF1156 布线参数设置(两个焊盘之间走两条线)

  BGA焊盘球PCB采用MSMD的焊盘平行布线区域对角线区域布线线宽布线间距过孔尺寸

  0.6mm焊盘直径0.51mm,阻焊层直径0.70mm19.2910mil35.598588mil3.5mil3.4mil20/10mil

  (11)按照计算的线宽、线距、设置约束规则。新建立线宽约束规则3.5mil,将新建立的线宽规则应用到6VLX240TFF1156芯片的网络中,新建立间距约束规则3.4mil,将新建立的线宽规则应用到6VLX240TFF1156芯片的网络中。

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  新建立线宽规则PHY_CPU

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  新建立间距约束规则SPAC_CPU

  (12)新建立20/10mil过孔,通过Fanout命令对6VLX240TFF1156芯片扇出操作,Override Line width文本框中设置扇出线宽采用3.5mil。

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  对6VLX240TFF1156芯片扇出操作

  (13)芯片扇出后,进行布线操作,芯片每个边上的最外面的三排焊盘都可以采用表面拉线的方式进行出线操作,如下图24.33所示。

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  采用表面拉线的方式进行出线操作

  (14)芯片的第四排、五排、第六排,通过孔换到第三层层,在内层第三中拉出走线(内层第二层通常用作参考层GND)。

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  在内层第三中拉出走线

  总体来说,BGA布线中所需的PCB层数与过孔之间的走线数量成反比,走线数量越多,所需要的PCB层数就越少。PCB层数可以根据走线的宽度、间隙、焊盘之间走线的数量及孔的类型来确定。一般来说,BGA之间走线数量越多,过孔数量越多,所需要的电路板层就越少。

  SMD焊盘的过孔和布线区域

  布线的空间计算,以1.0mm间距的NSMD焊盘为例,NSMD焊盘到焊盘之间的中心间距距离为1.0mm,NSMD焊盘的直径为0.47mm,焊盘之间焊盘平行布线空间为0.53mm(1.0mm-0.47mm),焊盘之间对角布线空间为0.94mm(1.41-0.47)。如下图所示。

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  1.0mm间距的NSMD焊盘布线的空间计算

  过孔焊盘摆放和尺寸

  (1)以1.0mm间距的NSMD焊盘为例,过孔焊盘的摆放和尺寸,影响布线空间。BGA中过孔焊盘的的摆放方式有采用焊盘平行(In line)和焊盘成对角线(Diagonally)两种方式。如下图所示。

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  过孔焊盘的摆放方式

  a.扇出线长度(Stringer length)

  b.扇出线宽度(Stringer width)

  c. 过孔到焊盘间的最小间隙(Minimum clearance between via capture pad and surface land pad)

  d.过孔焊盘的直径(Via capture pad diameter)

  e.布线的宽度(Trace width)

  f.间隙宽度(Space width)

  g. 布线的有效区域(Area for escape routing)

  通过上面的分析可以得到结论, 在BGA采用过孔焊盘平行(In line)和过孔焊盘成对角线(Diagonally)两种摆放方式中,都需要考虑扇出线长度、过孔到焊盘间的最小间隙、过孔焊盘的直径,这三个因素。

  以上面1.0mm BGA NSMD焊盘为例,通过分析可以得到设计的规则要求。

  过孔摆放规则备注

  焊盘平行(In line)a + c + d ≤ 0.53 mmIn-lne过孔焊盘平行方式,焊盘之间中心距是1.0mm,焊盘直径是0.47mm。焊盘之间焊盘布线区域空间为0.53mm,设计规则要小于或等于0.53mm。

  焊盘成对角线(Diagonally)a + c + d ≤ 0.94 mmDiagonally过孔焊盘成对角线的方式,焊盘之间对角布线空间为0.94mm, a+b+c距离是要小于或者等于0.94mm。

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  过孔焊盘直径对布线的影响

  过孔焊盘直径大小会对电路板的布线数量造成影响,以1.0mm(39.37mil)布线区域的为例,若过孔焊盘采用0.66mm (26mil),过孔钻孔采用0.254(10mil),那么焊盘内可以走出单根间距和线宽都为0.102mm(4mil)表层布线。如果想走出更多的线,就必须减少过孔焊盘的直径或者将走线的线宽变细和将走线的间隙变小。如下图所示。

  以1.0mm(39.37mil)布线区域的为例,若过孔焊盘采用0.508mm (20mil),过孔钻孔采用0.203(8mil),焊盘内可以走出2根间距和线宽都为0.076mm(3mil)表层布线。如下图所示。

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  过孔焊盘直径大小对布线的影响

  (2)电路板走线和过孔之间的关系,下表中列出了大部分厂商采用的典型和最佳的走线和过孔之间关系的推荐参数,以供参考。

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  智能系统设计的兴起

Cadence SPB Allegro and OrCAD 2019(PCB设计工具)

  Cadence的目标是使半导体和系统公司的工程师能够创建创新,智能和高度差异化的电子产品,从而改变人们的生活,工作和娱乐方式。我们的客户承受着前所未有的压力,要求他们比以往更快,更高效地交付新产品。随着数据需求的增长和产品变得更加复杂,多年来的压力将越来越大。

  智能系统设计

  卓越设计—用于IC,封装和电路板的领先EDA和IP产品

  电子系统的核心是在设计范围内提供性能,功耗和外形尺寸的系统功能的IC。创新的速度和特定于应用程序的需求比在新的流程节点上进行设计所要求的要多。这意味着更高的性能,更低的功耗,更小的面积,更快的错误分类,更高的质量,更短的时间表,更少的资源以及IP,可加快整个过程并生产出优质的产品。Cadence提供行业领先的数字,定制/模拟,IC封装和印刷电路板(PCB)工具流程以及半导体IP,使系统和半导体公司能够获得最佳结果以满足这些苛刻的要求。

  系统创新的发展

  智能手机开创了针对功能和外形各方面进行系统优化的时代,将所有可能的功能压缩到具有最长电池寿命的最小外壳中,并带动了IC封装和板技术的增强。类似的数字化转型,再加上对安全性和安全性的日益增长的要求,正在改变着汽车,航空航天和国防,工业和医疗市场领域。试图通过开发定制系统和SoC来区分其产品的设计人员需要一起开发和建模硬件和嵌入式软件,一起对其进行优化以实现最佳的系统性能和功率特性,并确保它们的安全性。系统物理设计以及电磁,热和其他影响的分析对于产品成功也至关重要。

  人工智能无处不在

  在许多不同的领域中,人工智能和机器学习正在成为普遍的技术趋势,正在以不同的方式实施以改善或加速功能,或实现以前在许多不同类型的系统中无法实现的功能。示例包括自动驾驶,视觉监控,智能语音控制助手,工业和医疗应用,金融应用,当然还有电子设计和系统分析应用和平台。

  Cadence已将机器学习作为其若干产品中的一项关键技术,以自动提高结果的质量以及我们的产品产生这些结果的周转时间。除了在我们的产品中使用机器学习之外,我们还使用我们的AI处理器IP来实现机器学习硬件系统,以进行边缘计算(也称为设备上神经网络推理)和其他支持智能的应用程序。

  展望未来,我们设想几乎在每个垂直领域中实现的所有系统和应用程序都将在某种程度上取决于通过机器学习和其他技术实现的普及智能。意识到这一变化并为此计划的公司将具有巨大的潜在优势。Cadence在计算软件方面拥有专业知识,可以在许多这些垂直细分市场中利用系统堆栈各个级别的智能,并计划在将来启用它们。

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